SYSTEMBASE

概要

SystemBase 「SB16C554A」は16C550UARTが4チャンネルに統合されたモデルです。 各チャンネルはソフトウェア処理によるCPUの負荷を低減するFIFOモードに対応。各チャンネルは周辺機器またはモデムから受け取った直列データを並列データに変換し、CPUから出る並列データを直列データに変換して送出します。 CPUはSB16C554UARTのすべての状態を動作中いつでも読み取ることができます。 状態情報には伝送タイプと状態、そしてすべてのエラー情報(parity、over run、framing、またはbreak interrupt)が含まれます。 SB16C554AUART半導体は、すべてのモデム信号を制御することができ、ユーザーの要求に応じて割り込みをプログラムすることができ、これは通信リンクを処理するのに有用に使用できます。

柔軟な設計に役立つ先進機能

数多くの機能を備え、各種応用製品や回路の設計を強力にサポートします。シンプルかつ強力な機能群により、採用製品の設計が容易に行なえます。詳細はデータシートをご確認ください。

CPU負荷を軽減する 16バイトFIFO

16byteTX/RX FIFO CPUで発生する過剰なソフトウェア負荷を低減します。 この場合、内部FIFOを活用し、16バイトに追加された3ビットのエラーデータの間でバイト当たりFIFOを送るか、送信FIFO The FCR(FIFO制御レジスタ)、記録専用レジスタ、FIFO使用trigger levelを設定して送るか、DMA信号タイプを選択することができます。

プログラマブルボーレート

SB16C554Aプログラム可能なBaudRateで生成するか、時間部分を二分化して入力クロック1~261範囲や内部16Xクロックで内部回路で動作します。 常に準備されて使用できるように、このクロックを受信する回路を通じて駆動されます。 個別にBaudRate設定を変えて選択するか、Baudrateを適切に分けて作成することができます。

優先順位割り込みシステム制御

ソフトウェア的に過負荷される時間の間にデータ伝送を提供するためにSB16C554Aは優先順位割り込みの受信ライン状態や初期送信データ、空受信停止レジスタ、4レベルのモデム状態、割り込み証明レジスタを通じて読み込みます。 CPUではIIR（割り込み証明レジスタ）、SB16C554Aで停止したすべての割り込みとCPUに優先的に高く測定された割り込みによって承認されます。

ユニークなシリアル接続構成に対応

ユーザーは設計する際、シリアルインタフェースを特徴的に5、6、7、8ビットで構成することができます。 並列データをシリアルデータに置き換えることができ、これらのビットはユーザーが選択することができます。 ユーザーは開発者はプログラム時に5~8ビットで簡単に決定できる。 偶数や奇数ペリティ信号なしでシリアルデータに切り替わり、偶数、奇数ペティ信号なしでも選択してプログラムできます。 1、1.5、2停止ビットを同一にする。 シリアルデータを1、1.5、2停止ビットに切り替えて選択し、プログラムできます。

スタートビット誤り検出

データ受信中に誤ったスタートビットデータを検出できます。

ライン中断検出および中断信号生成

LCR(ライン制御レジスタ)機能を備え、中断信号0(zero)を生成してTXDから出力が可能です。 必要に応じて強制的にTXD出力から0を出力することができます。また、ライン中断の検出が可能です。 開始ビットが到達し、データおよび停止ビットが最後まで0に維持されると、ライン中断として検知します。

内部特定能力

通信接続エラー部分を循環して正すチャンネルを提供します。 1ビット内にMCR(Modern Control Register)モードが使用されます。 この診断モードはデータが送信されると直ちに受信します。 このプロセスで検証された部分の送信データを受け取り、シリアルチャンネルを選択することができます。